bit列の一斉初期化

FPGA 
Y<=( 3=>0, 2=>0, 1=>0, 0=>0);

の省略として、次のように書ける。

Y<=(3 downto 0 => 0);

もしくは、othersを使って、

Y<=(others=>0);

と書く。
これらはもちろん、テストベンチの中でしか使えない。。。というか、使わないことにしておくこと。
唯一VHDL中で使えるのは、constant宣言の時のみで、

...
signal ...
...
constant <constant name> : STD_LOGIC_VECTOR( <length> downto 0 ) :=(others=>'0');
...
begin
...

などとして使える。